Fitter report for DE2_Board
Thu Nov 17 16:24:33 2005
Version 5.1 Build 176 10/26/2005 SJ Full Version


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; Table of Contents ;
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  1. Legal Notice
  2. Fitter Summary
  3. Fitter Settings
  4. Fitter Device Options
  5. Fitter Netlist Optimizations
  6. Fitter Equations
  7. Pin-Out File
  8. Fitter Resource Usage Summary
  9. Input Pins
 10. Output Pins
 11. Bidir Pins
 12. I/O Bank Usage
 13. All Package Pins
 14. Output Pin Default Load For Reported TCO
 15. Fitter Resource Utilization by Entity
 16. Delay Chain Summary
 17. Pad To Core Delay Chain Fanout
 18. Control Signals
 19. Global & Other Fast Signals
 20. Non-Global High Fan-Out Signals
 21. Fitter RAM Summary
 22. Interconnect Usage Summary
 23. LAB Logic Elements
 24. LAB-wide Signals
 25. LAB Signals Sourced
 26. LAB Signals Sourced Out
 27. LAB Distinct Inputs
 28. Fitter Messages



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; Legal Notice ;
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Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files any of the foregoing 
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programming logic devices manufactured by Altera and sold by 
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; Fitter Summary                                                                ;
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; Fitter Status                      ; Successful - Thu Nov 17 16:24:33 2005    ;
; Quartus II Version                 ; 5.1 Build 176 10/26/2005 SJ Full Version ;
; Revision Name                      ; DE2_Board                                ;
; Top-level Entity Name              ; DE2_Board_top                            ;
; Family                             ; Cyclone II                               ;
; Device                             ; EP2C35F672C6                             ;
; Timing Models                      ; Preliminary                              ;
; Total logic elements               ; 1,493 / 33,216 ( 4 % )                   ;
; Total registers                    ; 770                                      ;
; Total pins                         ; 36 / 475 ( 8 % )                         ;
; Total virtual pins                 ; 0                                        ;
; Total memory bits                  ; 177,152 / 483,840 ( 37 % )               ;
; Embedded Multiplier 9-bit elements ; 0 / 70 ( 0 % )                           ;
; Total PLLs                         ; 0 / 4 ( 0 % )                            ;
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; Fitter Settings                                                                                                        ;
+------------------------------------------------------+--------------------------------+--------------------------------+
; Option                                               ; Setting                        ; Default Value                  ;
+------------------------------------------------------+--------------------------------+--------------------------------+
; Device                                               ; EP2C35F672C6                   ;                                ;
; SignalProbe signals routed during normal compilation ; Off                            ; Off                            ;
; Use smart compilation                                ; Off                            ; Off                            ;
; Router Timing Optimization Level                     ; Normal                         ; Normal                         ;
; Placement Effort Multiplier                          ; 1.0                            ; 1.0                            ;
; Router Effort Multiplier                             ; 1.0                            ; 1.0                            ;
; Optimize Hold Timing                                 ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Fast-Corner Timing                          ; Off                            ; Off                            ;
; PowerPlay Power Optimization                         ; Normal compilation             ; Normal compilation             ;
; Optimize Timing                                      ; Normal compilation             ; Normal compilation             ;
; Optimize IOC Register Placement for Timing           ; On                             ; On                             ;
; Limit to One Fitting Attempt                         ; Off                            ; Off                            ;
; Final Placement Optimizations                        ; Automatically                  ; Automatically                  ;
; Fitter Aggressive Routability Optimizations          ; Automatically                  ; Automatically                  ;
; Fitter Initial Placement Seed                        ; 1                              ; 1                              ;
; PCI I/O                                              ; Off                            ; Off                            ;
; Weak Pull-Up Resistor                                ; Off                            ; Off                            ;
; Enable Bus-Hold Circuitry                            ; Off                            ; Off                            ;
; Auto Global Memory Control Signals                   ; Off                            ; Off                            ;
; Auto Packed Registers -- Stratix II/Cyclone II       ; Auto                           ; Auto                           ;
; Auto Delay Chains                                    ; On                             ; On                             ;
; Auto Merge PLLs                                      ; On                             ; On                             ;
; Fitter Effort                                        ; Auto Fit                       ; Auto Fit                       ;
; Physical Synthesis Effort Level                      ; Normal                         ; Normal                         ;
; Auto Global Clock                                    ; On                             ; On                             ;
; Auto Global Register Control Signals                 ; On                             ; On                             ;
+------------------------------------------------------+--------------------------------+--------------------------------+


+-------------------------------------------------------------------------+
; Fitter Device Options                                                   ;
+----------------------------------------------+--------------------------+
; Option                                       ; Setting                  ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off                      ;
; Enable device-wide reset (DEV_CLRn)          ; Off                      ;
; Enable device-wide output enable (DEV_OE)    ; Off                      ;
; Enable INIT_DONE output                      ; Off                      ;
; Configuration scheme                         ; Active Serial            ;
; Error detection CRC                          ; Off                      ;
; Reserve nCEO pin after configuration         ; As output driving ground ;
; Reserve ASDO pin after configuration.        ; As input tri-stated      ;
; Reserve all unused pins                      ; As input tri-stated      ;
; Base pin-out file on sameframe device        ; Off                      ;
+----------------------------------------------+--------------------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations                                                                                                                                                                                                                                                                                                                                                       ;
+--------------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+--------------------------------------------------------------------------------------------------------------------------------+------------------+
; Node                                                                                                                                 ; Action          ; Operation        ; Reason                                 ; Node Port ; Destination Node                                                                                                               ; Destination Port ;
+--------------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+--------------------------------------------------------------------------------------------------------------------------------+------------------+
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[7]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle                    ; Duplicated      ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_7 ; REGOUT           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_1       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[6]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_2       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[5]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_3       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[4]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_4       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[3]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_5       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[2]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_6       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[1]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_in_a_write_cycle~_Duplicate_7       ; Packed Register ; Register Packing ; Fast Output Enable Register assignment ; REGOUT    ; FL_DQ[0]                                                                                                                       ; OE               ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[0] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[0]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[1] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[1]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[2] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[2]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[3] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[3]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[4] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[4]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[5] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[5]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[6] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[6]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|d1_outgoing_tri_state_bridge_0_data[7] ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_DQ[7]                                                                                                                       ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[0]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[0]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[1]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[1]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[2]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[2]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[3]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[3]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[4]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[4]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[5]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[5]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[6]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[6]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|incoming_tri_state_bridge_0_data[7]    ; Packed Register ; Register Packing ; Fast Input Register assignment         ; REGOUT    ; FL_DQ[7]                                                                                                                       ; COMBOUT          ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|select_n_to_the_cfi_flash_0            ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_CE_N                                                                                                                        ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[0]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[0]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[1]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[1]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[2]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[2]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[3]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[3]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[4]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[4]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[5]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[5]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[6]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[6]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[7]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[7]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[8]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[8]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[9]          ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[9]                                                                                                                     ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[10]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[10]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[11]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[11]                                                                                                                    ; DATAIN           ;
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; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[14]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[14]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[15]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[15]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[16]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[16]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[17]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[17]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[18]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[18]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[19]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[19]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[20]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[20]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[21]         ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_ADDR[21]                                                                                                                    ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_readn               ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_OE_N                                                                                                                        ; DATAIN           ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|write_n_to_the_cfi_flash_0             ; Packed Register ; Register Packing ; Fast Output Register assignment        ; REGOUT    ; FL_WE_N                                                                                                                        ; DATAIN           ;
+--------------------------------------------------------------------------------------------------------------------------------------+-----------------+------------------+----------------------------------------+-----------+--------------------------------------------------------------------------------------------------------------------------------+------------------+


+------------------+
; Fitter Equations ;
+------------------+
The equations can be found in C:/DE2/DE2_Board/system/DE2_Board.fit.eqn.


+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/DE2/DE2_Board/system/DE2_Board.pin.


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary                                                                                                                                                                    ;
+---------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------+
; Resource                                    ; Usage                                                                                                                                              ;
+---------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------+
; Total logic elements                        ; 1,493 / 33,216 ( 4 % )                                                                                                                             ;
;     -- Combinational with no register       ; 723                                                                                                                                                ;
;     -- Register only                        ; 73                                                                                                                                                 ;
;     -- Combinational with a register        ; 697                                                                                                                                                ;
;                                             ;                                                                                                                                                    ;
; Logic element usage by number of LUT inputs ;                                                                                                                                                    ;
;     -- 4 input functions                    ; 703                                                                                                                                                ;
;     -- 3 input functions                    ; 494                                                                                                                                                ;
;     -- <=2 input functions                  ; 223                                                                                                                                                ;
;     -- Register only                        ; 73                                                                                                                                                 ;
;         -- Combinational cells for routing  ; 51                                                                                                                                                 ;
;                                             ;                                                                                                                                                    ;
; Logic elements by mode                      ;                                                                                                                                                    ;
;     -- normal mode                          ; 1247                                                                                                                                               ;
;     -- arithmetic mode                      ; 173                                                                                                                                                ;
;                                             ;                                                                                                                                                    ;
; Total registers                             ; 819 / 33,216 ( 2 % )                                                                                                                               ;
; Total LABs                                  ; 114 / 2,076 ( 5 % )                                                                                                                                ;
; User inserted logic elements                ; 0                                                                                                                                                  ;
; Virtual pins                                ; 0                                                                                                                                                  ;
; I/O pins                                    ; 36 / 475 ( 8 % )                                                                                                                                   ;
;     -- Clock pins                           ; 1 / 8 ( 13 % )                                                                                                                                     ;
; Global signals                              ; 6                                                                                                                                                  ;
; M4Ks                                        ; 46 / 105 ( 44 % )                                                                                                                                  ;
; Total memory bits                           ; 177,152 / 483,840 ( 37 % )                                                                                                                         ;
; Total RAM block bits                        ; 211,968 / 483,840 ( 44 % )                                                                                                                         ;
; Embedded Multiplier 9-bit elements          ; 0 / 70 ( 0 % )                                                                                                                                     ;
; PLLs                                        ; 0 / 4 ( 0 % )                                                                                                                                      ;
; Global clocks                               ; 6 / 16 ( 38 % )                                                                                                                                    ;
; Maximum fan-out node                        ; CLOCK_50~clkctrl                                                                                                                                   ;
; Maximum fan-out                             ; 752                                                                                                                                                ;
; Highest non-global fan-out signal           ; DE2_Board:inst|jtag_uart_0_avalon_jtag_slave_arbitrator:the_jtag_uart_0_avalon_jtag_slave|cpu_0_data_master_requests_jtag_uart_0_avalon_jtag_slave ;
; Highest non-global fan-out                  ; 53                                                                                                                                                 ;
; Total fan-out                               ; 8713                                                                                                                                               ;
; Average fan-out                             ; 3.73                                                                                                                                               ;
+---------------------------------------------+----------------------------------------------------------------------------------------------------------------------------------------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins                                                                                                                                                                                                                                                     ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name     ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; CLOCK_50 ; N2    ; 2        ; 0            ; 18           ; 0           ; 1                     ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
; KEY[0]   ; G26   ; 5        ; 65           ; 27           ; 1           ; 11                    ; 0                  ; no     ; no             ; no            ; no              ; no       ; Off          ; LVTTL        ; Off         ; User                 ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins                                                                                                                                                                                                                                                                                  ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name        ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; FL_ADDR[0]  ; AC18  ; 7        ; 48           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[10] ; AE17  ; 7        ; 44           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[11] ; AF17  ; 7        ; 44           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[12] ; W16   ; 7        ; 42           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[13] ; W15   ; 7        ; 42           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[14] ; AC16  ; 7        ; 42           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[15] ; AD16  ; 7        ; 42           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[16] ; AE16  ; 7        ; 40           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[17] ; AC15  ; 7        ; 40           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[18] ; AB15  ; 7        ; 40           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[19] ; AA15  ; 7        ; 40           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[1]  ; AB18  ; 7        ; 48           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[20] ; Y15   ; 7        ; 37           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[21] ; Y14   ; 7        ; 37           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[2]  ; AE19  ; 7        ; 48           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[3]  ; AF19  ; 7        ; 48           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[4]  ; AE18  ; 7        ; 46           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[5]  ; AF18  ; 7        ; 46           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[6]  ; Y16   ; 7        ; 46           ; 0            ; 2           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[7]  ; AA16  ; 7        ; 46           ; 0            ; 3           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[8]  ; AD17  ; 7        ; 44           ; 0            ; 0           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_ADDR[9]  ; AC17  ; 7        ; 44           ; 0            ; 1           ; yes             ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_CE_N     ; V17   ; 7        ; 50           ; 0            ; 2           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_OE_N     ; W17   ; 7        ; 50           ; 0            ; 3           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_RST_N    ; AA18  ; 7        ; 50           ; 0            ; 0           ; no              ; no                     ; no            ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_WE_N     ; AA17  ; 7        ; 50           ; 0            ; 1           ; yes             ; no                     ; yes           ; no              ; no         ; no            ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins                                                                                                                                                                                                                                                                                                                                       ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; Name     ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+
; FL_DQ[0] ; AD19  ; 7        ; 53           ; 0            ; 3           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[1] ; AC19  ; 7        ; 53           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[2] ; AF20  ; 7        ; 53           ; 0            ; 1           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[3] ; AE20  ; 7        ; 53           ; 0            ; 0           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[4] ; AB20  ; 7        ; 55           ; 0            ; 3           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[5] ; AC20  ; 7        ; 55           ; 0            ; 2           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[6] ; AF21  ; 7        ; 55           ; 0            ; 1           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
; FL_DQ[7] ; AE21  ; 7        ; 55           ; 0            ; 0           ; 0                     ; 8                  ; no     ; yes            ; yes             ; yes                    ; no            ; no              ; no         ; no       ; Off          ; LVTTL        ; 24mA             ; Off         ; User                 ; 0 pF ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+


+------------------------------------------------------------+
; I/O Bank Usage                                             ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage            ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1        ; 0 / 64 ( 0 % )   ; 3.3V          ; --           ;
; 2        ; 3 / 59 ( 5 % )   ; 3.3V          ; --           ;
; 3        ; 0 / 56 ( 0 % )   ; 3.3V          ; --           ;
; 4        ; 0 / 58 ( 0 % )   ; 3.3V          ; --           ;
; 5        ; 1 / 65 ( 2 % )   ; 3.3V          ; --           ;
; 6        ; 1 / 59 ( 2 % )   ; 3.3V          ; --           ;
; 7        ; 34 / 58 ( 59 % ) ; 3.3V          ; --           ;
; 8        ; 0 / 56 ( 0 % )   ; 3.3V          ; --           ;
+----------+------------------+---------------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins                                                                                                                                      ;
+----------+------------+----------+-------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage          ; Dir.   ; I/O Standard ; Voltage ; I/O Type   ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A2       ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A3       ;            ; 3        ; VCCIO3                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A4       ; 484        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A5       ; 482        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A6       ; 479        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A7       ; 465        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A8       ; 457        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A9       ; 451        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A10      ; 447        ; 3        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A11      ;            ; 3        ; VCCIO3                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A12      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A13      ; 430        ; 4        ; GND+                    ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; A14      ; 427        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A15      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; A16      ;            ; 4        ; VCCIO4                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A17      ; 412        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A18      ; 406        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A19      ; 394        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A20      ; 390        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A21      ; 382        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A22      ; 379        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A23      ; 378        ; 4        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; A24      ;            ; 4        ; VCCIO4                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; A25      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA1      ; 107        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AA2      ; 106        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AA3      ; 117        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AA4      ; 116        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; AA10     ; 153        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA11     ; 155        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA12     ; 179        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA13     ; 192        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA14     ; 194        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA15     ; 197        ; 7        ; FL_ADDR[19]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA16     ; 209        ; 7        ; FL_ADDR[7]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA17     ; 219        ; 7        ; FL_WE_N                 ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA18     ; 220        ; 7        ; FL_RST_N                ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AA19     ;            ;          ; VCCA_PLL4               ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; AA20     ; 230        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AA21     ;            ;          ; GNDG_PLL4               ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AA22     ;            ; 6        ; VCCIO6                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AA23     ; 256        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; AA26     ; 267        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AB1      ; 115        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AB2      ; 114        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; AB4      ; 127        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AB5      ;            ; 1        ; VCCIO1                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB6      ;            ; 8        ; VCCIO8                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB7      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB8      ; 147        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; AB10     ; 154        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AB11     ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB12     ; 171        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AB13     ;            ; 8        ; VCCIO8                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB14     ;            ; 7        ; VCCIO7                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB15     ; 198        ; 7        ; FL_ADDR[18]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB16     ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB17     ;            ; 7        ; VCCIO7                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB18     ; 215        ; 7        ; FL_ADDR[1]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB19     ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AB20     ; 225        ; 7        ; FL_DQ[4]                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AB21     ; 242        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AB22     ;            ; 7        ; VCCIO7                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; AB23     ; 258        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AB24     ; 257        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AB25     ; 263        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AB26     ; 262        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; AC3      ; 128        ; 1        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AC4      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AC5      ; 133        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC6      ; 134        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC7      ; 143        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC8      ; 148        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC9      ; 163        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC10     ; 164        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC11     ; 168        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC12     ; 172        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC13     ; 185        ; 8        ; GND+                    ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; AC14     ; 191        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC15     ; 199        ; 7        ; FL_ADDR[17]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC16     ; 202        ; 7        ; FL_ADDR[14]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC17     ; 207        ; 7        ; FL_ADDR[9]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC18     ; 216        ; 7        ; FL_ADDR[0]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC19     ; 222        ; 7        ; FL_DQ[1]                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC20     ; 226        ; 7        ; FL_DQ[5]                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AC21     ; 237        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC22     ; 241        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AC23     ; 245        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AC24     ;            ;          ; NC                      ;        ;              ;         ; --         ;                 ; --       ; --           ;
; AC25     ; 260        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; AD5      ; 136        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AD6      ; 139        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; AD8      ; 149        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; AD10     ; 167        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; AD13     ; 186        ; 8        ; GND+                    ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; AD14     ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AD15     ; 190        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AD16     ; 201        ; 7        ; FL_ADDR[15]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD17     ; 208        ; 7        ; FL_ADDR[8]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AD18     ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AD19     ; 221        ; 7        ; FL_DQ[0]                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
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; AE5      ; 137        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE6      ; 150        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; AE11     ; 174        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE12     ; 182        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE13     ; 183        ; 8        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE14     ; 188        ; 7        ; GND+                    ;        ;              ;         ; Column I/O ;                 ; --       ; --           ;
; AE15     ; 189        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE16     ; 200        ; 7        ; FL_ADDR[16]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE17     ; 206        ; 7        ; FL_ADDR[10]             ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE18     ; 212        ; 7        ; FL_ADDR[4]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE19     ; 214        ; 7        ; FL_ADDR[2]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE20     ; 224        ; 7        ; FL_DQ[3]                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE21     ; 228        ; 7        ; FL_DQ[7]                ; bidir  ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
; AE22     ; 236        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE23     ; 244        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
; AE24     ; 247        ; 6        ; *~LVDS150p/nCEO~ / GND* ; output ; LVTTL        ;         ; Row I/O    ; N               ; no       ; Off          ;
; AE25     ; 246        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; AE26     ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AF2      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; AF3      ;            ; 8        ; VCCIO8                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
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; AF19     ; 213        ; 7        ; FL_ADDR[3]              ; output ; LVTTL        ;         ; Column I/O ; Y               ; no       ; Off          ;
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; AF22     ; 235        ; 7        ; RESERVED_INPUT          ;        ;              ;         ; Column I/O ;                 ; no       ; Off          ;
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; M26      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N1       ; 65         ; 2        ; GND+                    ;        ;              ;         ; Row I/O    ;                 ; --       ; --           ;
; N2       ; 64         ; 2        ; CLOCK_50                ; input  ; LVTTL        ;         ; Row I/O    ; Y               ; no       ; Off          ;
; N3       ; 62         ; 2        ; ^DATA0                  ; input  ;              ;         ; --         ;                 ; --       ; --           ;
; N4       ; 63         ; 2        ; ^nCE                    ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N5       ;            ; 2        ; VCCIO2                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
; N6       ; 61         ; 2        ; ^DCLK                   ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N7       ; 66         ; 2        ; ^nCONFIG                ;        ;              ;         ; --         ;                 ; --       ; --           ;
; N8       ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N9       ; 45         ; 2        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; N10      ;            ;          ; VCCINT                  ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
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; N12      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N13      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N14      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N15      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N16      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
; N17      ;            ;          ; VCCINT                  ; power  ;              ; 1.2V    ; --         ;                 ; --       ; --           ;
; N18      ; 348        ; 5        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; N20      ; 315        ; 5        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
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; N22      ;            ; 5        ; VCCIO5                  ; power  ;              ; 3.3V    ; --         ;                 ; --       ; --           ;
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; P15      ;            ;          ; GND                     ; gnd    ;              ;         ; --         ;                 ; --       ; --           ;
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; Y21      ; 250        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; Y22      ; 254        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; Y23      ; 265        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; Y24      ; 264        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; Y25      ; 269        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
; Y26      ; 268        ; 6        ; RESERVED_INPUT          ;        ;              ;         ; Row I/O    ;                 ; no       ; Off          ;
+----------+------------+----------+-------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+


+-------------------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO                                      ;
+----------------------------------+-------+------------------------------------+
; I/O Standard                     ; Load  ; Termination Resistance             ;
+----------------------------------+-------+------------------------------------+
; LVTTL                            ; 0 pF  ; Not Available                      ;
; LVCMOS                           ; 0 pF  ; Not Available                      ;
; 2.5 V                            ; 0 pF  ; Not Available                      ;
; 1.8 V                            ; 0 pF  ; Not Available                      ;
; 1.5 V                            ; 0 pF  ; Not Available                      ;
; 3.3-V PCI                        ; 10 pF ; 25 Ohm (Parallel)                  ;
; 3.3-V PCI-X                      ; 10 pF ; 25 Ohm (Parallel)                  ;
; SSTL-2 Class I                   ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II                  ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class I                  ; 0 pF  ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-18 Class II                 ; 0 pF  ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; 1.5-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.5-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; 1.8-V HSTL Class I               ; 0 pF  ; 50 Ohm (Parallel)                  ;
; 1.8-V HSTL Class II              ; 0 pF  ; 25 Ohm (Parallel)                  ;
; Differential SSTL-2              ; 0 pF  ; (See SSTL-2)                       ;
; Differential 2.5-V SSTL Class II ; 0 pF  ; (See SSTL-2 Class II)              ;
; Differential 1.8-V SSTL Class I  ; 0 pF  ; (See 1.8-V SSTL Class I)           ;
; Differential 1.8-V SSTL Class II ; 0 pF  ; (See 1.8-V SSTL Class II)          ;
; Differential 1.5-V HSTL Class I  ; 0 pF  ; (See 1.5-V HSTL Class I)           ;
; Differential 1.5-V HSTL Class II ; 0 pF  ; (See 1.5-V HSTL Class II)          ;
; Differential 1.8-V HSTL Class I  ; 0 pF  ; (See 1.8-V HSTL Class I)           ;
; Differential 1.8-V HSTL Class II ; 0 pF  ; (See 1.8-V HSTL Class II)          ;
; LVDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; mini-LVDS                        ; 0 pF  ; 100 Ohm (Differential)             ;
; RSDS                             ; 0 pF  ; 100 Ohm (Differential)             ;
; Simple RSDS                      ; 0 pF  ; Not Available                      ;
; Differential LVPECL              ; 0 pF  ; 100 Ohm (Differential)             ;
+----------------------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity                                                                                                                                                                                                                                                                                                                                                                                                                           ;
+----------------------------------------------------------------------------------------+-------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node                                                             ; Logic Cells ; LC Combinationals ; LC Registers ; Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; Full Hierarchy Name                                                                                                                                                                                                                          ;
+----------------------------------------------------------------------------------------+-------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; |DE2_Board_top                                                                         ; 1493 (45)   ; 1420 (52)         ; 770 (0)      ; 177152      ; 0            ; 0       ; 0         ; 36   ; 0            ; |DE2_Board_top                                                                                                                                                                                                                               ;
;    |DE2_Board:inst|                                                                    ; 1348 (0)    ; 1280 (0)          ; 699 (0)      ; 177152      ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst                                                                                                                                                                                                                ;
;       |DE2_Board_reset_clk_domain_synch_module:DE2_Board_reset_clk_domain_synch|       ; 2 (2)       ; 1 (1)             ; 2 (2)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|DE2_Board_reset_clk_domain_synch_module:DE2_Board_reset_clk_domain_synch                                                                                                                                       ;
;       |asmi:the_asmi|                                                                  ; 141 (0)     ; 102 (0)           ; 115 (0)      ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|asmi:the_asmi                                                                                                                                                                                                  ;
;          |asmi_sub:the_asmi_sub|                                                       ; 141 (141)   ; 102 (102)         ; 115 (115)    ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub                                                                                                                                                                            ;
;          |tornado_asmi_atom:the_tornado_asmi_atom|                                     ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|asmi:the_asmi|tornado_asmi_atom:the_tornado_asmi_atom                                                                                                                                                          ;
;       |asmi_asmi_control_port_arbitrator:the_asmi_asmi_control_port|                   ; 1 (1)       ; 1 (1)             ; 0 (0)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|asmi_asmi_control_port_arbitrator:the_asmi_asmi_control_port                                                                                                                                                   ;
;       |cpu_0:the_cpu_0|                                                                ; 657 (656)   ; 647 (647)         ; 309 (308)    ; 1024        ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|cpu_0:the_cpu_0                                                                                                                                                                                                ;
;          |cpu_0_rf_module:cpu_0_rf|                                                    ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|cpu_0:the_cpu_0|cpu_0_rf_module:cpu_0_rf                                                                                                                                                                       ;
;             |altsyncram:the_altsyncram|                                                ; 0 (0)       ; 0 (0)             ; 0 (0)        ; 1024        ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|DE2_Board:inst|cpu_0:the_cpu_0|cpu_0_rf_module:cpu_0_rf|altsyncram:the_altsyncram                                                                                                                                             ;
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;       |sld_dffex:\GEN_SHADOW_IRF:1:S_IRF|                                              ; 1 (1)       ; 1 (1)             ; 1 (1)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|sld_hub:sld_hub_inst|sld_dffex:\GEN_SHADOW_IRF:1:S_IRF                                                                                                                                                                        ;
;       |sld_jtag_state_machine:jtag_state_machine|                                      ; 20 (20)     ; 19 (19)           ; 19 (19)      ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine                                                                                                                                                                ;
;       |sld_rom_sr:HUB_INFO_REG|                                                        ; 19 (19)     ; 19 (19)           ; 9 (9)        ; 0           ; 0            ; 0       ; 0         ; 0    ; 0            ; |DE2_Board_top|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG                                                                                                                                                                                  ;
+----------------------------------------------------------------------------------------+-------------+-------------------+--------------+-------------+--------------+---------+-----------+------+--------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.


+--------------------------------------------------------------------------------------+
; Delay Chain Summary                                                                  ;
+-------------+----------+---------------+---------------+-----------------------+-----+
; Name        ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ;
+-------------+----------+---------------+---------------+-----------------------+-----+
; KEY[0]      ; Input    ; 6             ; 6             ; --                    ; --  ;
; CLOCK_50    ; Input    ; 0             ; 0             ; --                    ; --  ;
; FL_CE_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_OE_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_WE_N     ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_RST_N    ; Output   ; --            ; --            ; --                    ; --  ;
; FL_ADDR[21] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[20] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[19] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[18] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[17] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[16] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[15] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[14] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[13] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[12] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[11] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[10] ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[9]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[8]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[7]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[6]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[5]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[4]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[3]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[2]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[1]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_ADDR[0]  ; Output   ; --            ; --            ; --                    ; 0   ;
; FL_DQ[7]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[6]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[5]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[4]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[3]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[2]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[1]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
; FL_DQ[0]    ; Bidir    ; --            ; 0             ; 7                     ; 0   ;
+-------------+----------+---------------+---------------+-----------------------+-----+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Pad To Core Delay Chain Fanout                                                                                                                                 ;
+----------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; Source Pin / Fanout                                                                                                              ; Pad To Core Index ; Setting ;
+----------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+
; KEY[0]                                                                                                                           ;                   ;         ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[9] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[8] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[7] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[6] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[5] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[4] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[3] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[2] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[1] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_reg_bit1a[0] ; 1                 ; 6       ;
;      - delay_reset_block:inst3|inst4                                                                                             ; 1                 ; 6       ;
; CLOCK_50                                                                                                                         ;                   ;         ;
; FL_DQ[7]                                                                                                                         ;                   ;         ;
; FL_DQ[6]                                                                                                                         ;                   ;         ;
; FL_DQ[5]                                                                                                                         ;                   ;         ;
; FL_DQ[4]                                                                                                                         ;                   ;         ;
; FL_DQ[3]                                                                                                                         ;                   ;         ;
; FL_DQ[2]                                                                                                                         ;                   ;         ;
; FL_DQ[1]                                                                                                                         ;                   ;         ;
; FL_DQ[0]                                                                                                                         ;                   ;         ;
+----------------------------------------------------------------------------------------------------------------------------------+-------------------+---------+


+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Control Signals                                                                                                                                                                                                                                                                                                             ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; Name                                                                                                                                                                             ; Location           ; Fan-Out ; Usage                      ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+
; CLOCK_50                                                                                                                                                                         ; PIN_N2             ; 752     ; Clock                      ; yes    ; Global clock         ; GCLK2            ; --                        ;
; DE2_Board:inst|DE2_Board_reset_clk_domain_synch_module:DE2_Board_reset_clk_domain_synch|data_out                                                                                 ; LCFF_X33_Y21_N29   ; 635     ; Async. clear               ; yes    ; Global clock         ; GCLK8            ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|ROE~104                                                                                                                       ; LCCOMB_X28_Y20_N4  ; 11      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|SCLK_reg                                                                                                                      ; LCFF_X27_Y20_N21   ; 12      ; Clock                      ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|always11~0                                                                                                                    ; LCCOMB_X27_Y20_N0  ; 6       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|always6~2                                                                                                                     ; LCCOMB_X29_Y19_N12 ; 16      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|control_wr_strobe                                                                                                             ; LCCOMB_X31_Y20_N2  ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|endofpacketvalue_wr_strobe                                                                                                    ; LCCOMB_X31_Y20_N22 ; 16      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|shift_reg[7]~424                                                                                                              ; LCCOMB_X27_Y20_N14 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|slaveselect_wr_strobe                                                                                                         ; LCCOMB_X31_Y20_N0  ; 16      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|asmi:the_asmi|asmi_sub:the_asmi_sub|write_tx_holding                                                                                                              ; LCCOMB_X27_Y20_N16 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|D_iw[4]                                                                                                                                           ; LCFF_X34_Y20_N19   ; 50      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|E_alu_result~0                                                                                                                                    ; LCCOMB_X43_Y22_N4  ; 23      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|E_new_inst                                                                                                                                        ; LCFF_X38_Y21_N27   ; 42      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|E_valid                                                                                                                                           ; LCFF_X33_Y21_N9    ; 20      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|F_pc_nxt[20]~769                                                                                                                                  ; LCCOMB_X40_Y21_N14 ; 21      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|F_pc_sel_nxt.10~37                                                                                                                                ; LCCOMB_X40_Y21_N20 ; 19      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|F_valid                                                                                                                                           ; LCCOMB_X40_Y17_N0  ; 33      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_ctrl_hi_imm                                                                                                                                     ; LCFF_X34_Y21_N19   ; 17      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_ctrl_shift_rot                                                                                                                                  ; LCFF_X36_Y22_N27   ; 26      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_src1~2                                                                                                                                          ; LCCOMB_X40_Y21_N2  ; 32      ; Sync. load                 ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_src2_hi~0                                                                                                                                       ; LCCOMB_X36_Y21_N30 ; 15      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|W_ienable_reg_nxt~0                                                                                                                               ; LCCOMB_X37_Y20_N30 ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|W_rf_wren_a                                                                                                                                       ; LCCOMB_X33_Y21_N28 ; 7       ; Write enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|W_valid                                                                                                                                           ; LCFF_X33_Y21_N23   ; 24      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|av_ld_byte0_data[2]~72                                                                                                                            ; LCCOMB_X30_Y18_N30 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|av_ld_byte1_data_en~1                                                                                                                             ; LCCOMB_X30_Y18_N14 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|av_ld_rshift8~130                                                                                                                                 ; LCCOMB_X40_Y20_N24 ; 40      ; Clock enable, Sync. load   ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0:the_cpu_0|comb~5                                                                                                                                            ; LCCOMB_X33_Y21_N16 ; 2       ; Write enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always3~9                                                                                                      ; LCCOMB_X38_Y19_N26 ; 16      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always5~9                                                                                                      ; LCCOMB_X38_Y19_N14 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always6~0                                                                                                      ; LCCOMB_X38_Y19_N8  ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|always7~18                                                                                                     ; LCCOMB_X38_Y19_N24 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always0~23                                                                                       ; LCCOMB_X35_Y17_N10 ; 16      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always2~0                                                                                        ; LCCOMB_X35_Y17_N18 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always3~0                                                                                        ; LCCOMB_X35_Y17_N30 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|always4~33                                                                                       ; LCCOMB_X35_Y17_N24 ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|data_RAM:the_data_RAM|wren~4                                                                                                                                      ; LCCOMB_X41_Y20_N26 ; 2       ; Write enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|r_ena~0                                                                               ; LCCOMB_X41_Y16_N8  ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|rtl~12                                                                                ; LCCOMB_X46_Y16_N4  ; 21      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|wdata[0]~7                                                                            ; LCCOMB_X46_Y16_N8  ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|wdata[1]~6                                                                            ; LCCOMB_X46_Y16_N6  ; 8       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|fifo_wr                                                                                                                               ; LCFF_X34_Y17_N17   ; 21      ; Clock enable, Write enable ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|ien_AE~15                                                                                                                             ; LCCOMB_X34_Y17_N28 ; 3       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_46p:auto_generated|a_dpfifo_bcp:dpfifo|a_fefifo_odf:fifo_state|_~28 ; LCCOMB_X34_Y17_N20 ; 9       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_46p:auto_generated|a_dpfifo_bcp:dpfifo|a_fefifo_odf:fifo_state|_~28 ; LCCOMB_X28_Y16_N0  ; 9       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|rd_wfifo                                                                                                                              ; LCCOMB_X32_Y16_N8  ; 14      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|rvalid~18                                                                                                                             ; LCCOMB_X34_Y18_N0  ; 12      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|wr_rfifo                                                                                                                              ; LCCOMB_X37_Y16_N8  ; 18      ; Clock enable, Write enable ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|payload_buffer:the_payload_buffer|altsyncram:the_altsyncram|altsyncram_l331:auto_generated|decode_1oa:decode3|eq_node[0]                                          ; LCCOMB_X41_Y19_N0  ; 16      ; Write enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|payload_buffer:the_payload_buffer|altsyncram:the_altsyncram|altsyncram_l331:auto_generated|decode_1oa:decode3|eq_node[1]~16                                       ; LCCOMB_X41_Y19_N8  ; 16      ; Write enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|add~525                                                                                                        ; LCCOMB_X41_Y20_N12 ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[12]~137                                                                              ; LCCOMB_X41_Y19_N28 ; 33      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_arb_winner~0                                                                                 ; LCCOMB_X42_Y19_N28 ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|in_a_write_cycle                                                                   ; LCCOMB_X38_Y17_N26 ; 11      ; Output enable              ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_arb_counter_enable                                 ; LCCOMB_X40_Y16_N2  ; 3       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_arb_winner~0                                       ; LCCOMB_X40_Y16_N18 ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; KEY[0]                                                                                                                                                                           ; PIN_G26            ; 11      ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                                                                                                     ; JTAG_X1_Y19_N0     ; 97      ; Clock                      ; yes    ; Global clock         ; GCLK0            ; --                        ;
; altera_internal_jtag~TMSUTAP                                                                                                                                                     ; JTAG_X1_Y19_N0     ; 22      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; delay_reset_block:inst3|inst4                                                                                                                                                    ; LCCOMB_X53_Y16_N30 ; 2       ; Async. clear               ; yes    ; Global clock         ; GCLK12           ; --                        ;
; delay_reset_block:inst3|reset_counter:inst|lpm_counter:lpm_counter_component|cntr_8bc:auto_generated|counter_comb_bita9~9                                                        ; LCCOMB_X53_Y16_N20 ; 11      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|CLRN_SIGNAL                                                                                                                                                 ; LCFF_X47_Y16_N5    ; 50      ; Async. clear               ; yes    ; Global clock         ; GCLK6            ; --                        ;
; sld_hub:sld_hub_inst|IRF_ENA_ENABLE~21                                                                                                                                           ; LCCOMB_X43_Y16_N2  ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|IRSR_ENA                                                                                                                                                    ; LCCOMB_X44_Y16_N8  ; 2       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|comb~52                                                                                                                                                     ; LCCOMB_X46_Y16_N16 ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|jtag_debug_mode_usr1                                                                                                                                        ; LCFF_X47_Y16_N25   ; 12      ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[3]~69                                                                                                                                      ; LCCOMB_X44_Y16_N20 ; 3       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                                                                                                          ; LCFF_X47_Y16_N19   ; 13      ; Async. clear               ; yes    ; Global clock         ; GCLK5            ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[11]                                                                                                         ; LCFF_X48_Y16_N17   ; 12      ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[12]                                                                                                         ; LCFF_X47_Y16_N1    ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4]                                                                                                          ; LCFF_X48_Y16_N27   ; 39      ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[8]                                                                                                          ; LCFF_X45_Y16_N5    ; 10      ; Async. clear               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[2]~751                                                                                                                      ; LCCOMB_X46_Y16_N0  ; 4       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[0]~235                                                                                                                 ; LCCOMB_X46_Y16_N10 ; 5       ; Sync. clear                ; no     ; --                   ; --               ; --                        ;
; sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|word_counter[0]~236                                                                                                                 ; LCCOMB_X46_Y16_N14 ; 5       ; Clock enable               ; no     ; --                   ; --               ; --                        ;
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------------+---------+----------------------------+--------+----------------------+------------------+---------------------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Global & Other Fast Signals                                                                                                                                                                           ;
+--------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; Name                                                                                             ; Location           ; Fan-Out ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+
; CLOCK_50                                                                                         ; PIN_N2             ; 752     ; Global clock         ; GCLK2            ; --                        ;
; DE2_Board:inst|DE2_Board_reset_clk_domain_synch_module:DE2_Board_reset_clk_domain_synch|data_out ; LCFF_X33_Y21_N29   ; 635     ; Global clock         ; GCLK8            ; --                        ;
; altera_internal_jtag~TCKUTAP                                                                     ; JTAG_X1_Y19_N0     ; 97      ; Global clock         ; GCLK0            ; --                        ;
; delay_reset_block:inst3|inst4                                                                    ; LCCOMB_X53_Y16_N30 ; 2       ; Global clock         ; GCLK12           ; --                        ;
; sld_hub:sld_hub_inst|CLRN_SIGNAL                                                                 ; LCFF_X47_Y16_N5    ; 50      ; Global clock         ; GCLK6            ; --                        ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0]                          ; LCFF_X47_Y16_N19   ; 13      ; Global clock         ; GCLK5            ; --                        ;
+--------------------------------------------------------------------------------------------------+--------------------+---------+----------------------+------------------+---------------------------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals                                                                                                                              ;
+----------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; Name                                                                                                                                               ; Fan-Out ;
+----------------------------------------------------------------------------------------------------------------------------------------------------+---------+
; DE2_Board:inst|jtag_uart_0_avalon_jtag_slave_arbitrator:the_jtag_uart_0_avalon_jtag_slave|cpu_0_data_master_requests_jtag_uart_0_avalon_jtag_slave ; 53      ;
; DE2_Board:inst|cpu_0:the_cpu_0|D_iw[4]                                                                                                             ; 50      ;
; DE2_Board:inst|cpu_0:the_cpu_0|E_new_inst                                                                                                          ; 42      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|cpu_0_data_master_requests_payload_buffer_s1~268                                 ; 41      ;
; DE2_Board:inst|cpu_0:the_cpu_0|av_ld_rshift8~130                                                                                                   ; 40      ;
; DE2_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_dbs_address[1]                                                 ; 40      ;
; sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[4]                                                                            ; 39      ;
; DE2_Board:inst|cpu_0:the_cpu_0|D_iw[3]                                                                                                             ; 39      ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_data_master_requests_cfi_flash_0_s1            ; 39      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|cpu_0_instruction_master_read_data_valid_payload_buffer_s1_shift_register_in~66  ; 37      ;
; DE2_Board:inst|cpu_0:the_cpu_0|W_alu_result[2]                                                                                                     ; 35      ;
; DE2_Board:inst|data_RAM_s1_arbitrator:the_data_RAM_s1|cpu_0_data_master_requests_data_RAM_s1                                                       ; 34      ;
; DE2_Board:inst|data_RAM_s1_arbitrator:the_data_RAM_s1|cpu_0_instruction_master_requests_data_RAM_s1~278                                            ; 34      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[12]~137                                                ; 33      ;
; DE2_Board:inst|cpu_0:the_cpu_0|F_valid                                                                                                             ; 33      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_logic_op[0]                                                                                                       ; 33      ;
; DE2_Board:inst|firmware_ROM_s1_arbitrator:the_firmware_ROM_s1|cpu_0_instruction_master_requests_firmware_ROM_s1~246                                ; 33      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[11]~149                                                ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[10]~148                                                ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[9]~147                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[8]~146                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[7]~145                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[6]~144                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[5]~143                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[4]~142                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[3]~141                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[2]~140                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[1]~139                                                 ; 32      ;
; DE2_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[0]~138                                                 ; 32      ;
; DE2_Board:inst|cpu_0:the_cpu_0|intr_req~106                                                                                                        ; 32      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_ctrl_shift_rot_right                                                                                              ; 32      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_src1~2                                                                                                            ; 32      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_src2_use_imm                                                                                                      ; 32      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_logic_op[1]                                                                                                       ; 32      ;
; DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_avalon_slave_grant_vector[1]~31   ; 31      ;
; DE2_Board:inst|firmware_ROM_s1_arbitrator:the_firmware_ROM_s1|cpu_0_data_master_requests_firmware_ROM_s1                                           ; 30      ;
; DE2_Board:inst|cpu_0:the_cpu_0|i_read                                                                                                              ; 28      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_ctrl_shift_rot                                                                                                    ; 26      ;
; DE2_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_dbs_address[0]                                                 ; 26      ;
; DE2_Board:inst|cpu_0:the_cpu_0|R_ctrl_dst_data_sel_logic_result                                                                                    ; 25      ;
; DE2_Board:inst|cpu_0:the_cpu_0|E_alu_sub                                                                                                           ; 25      ;
; DE2_Board:inst|cpu_0:the_cpu_0|cpu_0_test_bench:the_cpu_0_test_bench|d_write                                                                       ; 25      ;
; DE2_Board:inst|cpu_0:the_cpu_0|d_read                                                                                                              ; 25      ;
; DE2_Board:inst|asmi_asmi_control_port_arbitrator:the_asmi_asmi_control_port|asmi_asmi_control_port_chipselect                                      ; 24      ;
; DE2_Board:inst|cpu_0:the_cpu_0|av_ld_aligning_data                                                                                                 ; 24      ;
; DE2_Board:inst|cpu_0:the_cpu_0|W_valid                                                                                                             ; 24      ;
; DE2_Board:inst|cpu_0:the_cpu_0|F_pc[20]                                                                                                            ; 24      ;
; DE2_Board:inst|cpu_0:the_cpu_0|E_alu_result~0                                                                                                      ; 23      ;
; altera_internal_jtag~TMSUTAP                                                                                                                       ; 22      ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|fifo_wr                                                                                                 ; 21      ;
+----------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                     ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+--------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Name                                                                                                                                                                                                                                     ; Type ; Mode           ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size   ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF                ; Location                                                                                                                                                                                                                                                                                                                                                                                                                       ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+--------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; DE2_Board:inst|cpu_0:the_cpu_0|cpu_0_rf_module:cpu_0_rf|altsyncram:the_altsyncram|altsyncram_r0r1:auto_generated|ALTSYNCRAM                                                                                                              ; AUTO ; True Dual Port ; 32           ; 32           ; 32           ; 32           ; yes                    ; no                      ; yes                    ; no                      ; 1024   ; 32                          ; 32                          ; 32                          ; 32                          ; 1024                ; 2    ; rf_ram.mif         ; M4K_X26_Y21, M4K_X26_Y22                                                                                                                                                                                                                                                                                                                                                                                                       ;
; DE2_Board:inst|data_RAM:the_data_RAM|altsyncram:the_altsyncram|altsyncram_8c21:auto_generated|ALTSYNCRAM                                                                                                                                 ; M4K  ; Single Port    ; 256          ; 32           ; --           ; --           ; yes                    ; no                      ; --                     ; --                      ; 8192   ; 256                         ; 32                          ; --                          ; --                          ; 8192                ; 2    ; data_RAM.hex       ; M4K_X26_Y18, M4K_X26_Y19                                                                                                                                                                                                                                                                                                                                                                                                       ;
; DE2_Board:inst|firmware_ROM:the_firmware_ROM|altsyncram:the_altsyncram|altsyncram_cs21:auto_generated|ALTSYNCRAM                                                                                                                         ; M4K  ; Single Port    ; 896          ; 32           ; --           ; --           ; yes                    ; no                      ; --                     ; --                      ; 28672  ; 896                         ; 32                          ; --                          ; --                          ; 28672               ; 8    ; firmware_ROM.hex   ; M4K_X26_Y15, M4K_X26_Y17, M4K_X52_Y18, M4K_X26_Y23, M4K_X26_Y14, M4K_X26_Y12, M4K_X26_Y20, M4K_X52_Y19                                                                                                                                                                                                                                                                                                                         ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_r:the_jtag_uart_0_scfifo_r|scfifo:rfifo|scfifo_46p:auto_generated|a_dpfifo_bcp:dpfifo|dpram_scp:FIFOram|altsyncram_3pc1:altsyncram2|altsyncram_0431:altsyncram3|ALTSYNCRAM ; AUTO ; True Dual Port ; 512          ; 8            ; 512          ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 4096   ; 512                         ; 8                           ; 512                         ; 8                           ; 4096                ; 1    ; None               ; M4K_X26_Y24                                                                                                                                                                                                                                                                                                                                                                                                                    ;
; DE2_Board:inst|jtag_uart_0:the_jtag_uart_0|jtag_uart_0_scfifo_w:the_jtag_uart_0_scfifo_w|scfifo:wfifo|scfifo_46p:auto_generated|a_dpfifo_bcp:dpfifo|dpram_scp:FIFOram|altsyncram_3pc1:altsyncram2|altsyncram_0431:altsyncram3|ALTSYNCRAM ; AUTO ; True Dual Port ; 512          ; 8            ; 512          ; 8            ; yes                    ; no                      ; yes                    ; no                      ; 4096   ; 512                         ; 8                           ; 512                         ; 8                           ; 4096                ; 1    ; None               ; M4K_X26_Y16                                                                                                                                                                                                                                                                                                                                                                                                                    ;
; DE2_Board:inst|payload_buffer:the_payload_buffer|altsyncram:the_altsyncram|altsyncram_l331:auto_generated|ALTSYNCRAM                                                                                                                     ; M4K  ; Single Port    ; 8192         ; 16           ; --           ; --           ; yes                    ; no                      ; --                     ; --                      ; 131072 ; 8192                        ; 16                          ; --                          ; --                          ; 131072              ; 32   ; payload_buffer.hex ; M4K_X52_Y26, M4K_X52_Y27, M4K_X52_Y23, M4K_X52_Y20, M4K_X13_Y26, M4K_X26_Y25, M4K_X26_Y29, M4K_X26_Y27, M4K_X52_Y22, M4K_X52_Y24, M4K_X26_Y28, M4K_X26_Y26, M4K_X26_Y13, M4K_X13_Y18, M4K_X13_Y22, M4K_X13_Y24, M4K_X13_Y25, M4K_X13_Y23, M4K_X13_Y16, M4K_X13_Y15, M4K_X13_Y21, M4K_X13_Y20, M4K_X52_Y28, M4K_X52_Y21, M4K_X52_Y13, M4K_X52_Y17, M4K_X52_Y14, M4K_X52_Y16, M4K_X13_Y13, M4K_X13_Y17, M4K_X13_Y14, M4K_X13_Y19 ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+------+----------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+--------------------+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.


+-----------------------------------------------------+
; Interconnect Usage Summary                          ;
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage                  ;
+----------------------------+------------------------+
; Block interconnects        ; 3,393 / 94,460 ( 4 % ) ;
; C16 interconnects          ; 62 / 3,315 ( 2 % )     ;
; C4 interconnects           ; 2,212 / 60,840 ( 4 % ) ;
; Direct links               ; 274 / 94,460 ( < 1 % ) ;
; Global clocks              ; 6 / 16 ( 38 % )        ;
; Local interconnects        ; 676 / 33,216 ( 2 % )   ;
; R24 interconnects          ; 109 / 3,091 ( 4 % )    ;
; R4 interconnects           ; 3,089 / 81,294 ( 4 % ) ;
+----------------------------+------------------------+


+-----------------------------------------------------------------------------+
; LAB Logic Elements                                                          ;
+---------------------------------------------+-------------------------------+
; Number of Logic Elements  (Average = 13.10) ; Number of LABs  (Total = 114) ;
+---------------------------------------------+-------------------------------+
; 1                                           ; 9                             ;
; 2                                           ; 2                             ;
; 3                                           ; 0                             ;
; 4                                           ; 1                             ;
; 5                                           ; 1                             ;
; 6                                           ; 1                             ;
; 7                                           ; 1                             ;
; 8                                           ; 1                             ;
; 9                                           ; 4                             ;
; 10                                          ; 1                             ;
; 11                                          ; 5                             ;
; 12                                          ; 7                             ;
; 13                                          ; 4                             ;
; 14                                          ; 5                             ;
; 15                                          ; 9                             ;
; 16                                          ; 63                            ;
+---------------------------------------------+-------------------------------+


+--------------------------------------------------------------------+
; LAB-wide Signals                                                   ;
+------------------------------------+-------------------------------+
; LAB-wide Signals  (Average = 2.67) ; Number of LABs  (Total = 114) ;
+------------------------------------+-------------------------------+
; 1 Async. clear                     ; 98                            ;
; 1 Clock                            ; 108                           ;
; 1 Clock enable                     ; 32                            ;
; 1 Sync. clear                      ; 17                            ;
; 1 Sync. load                       ; 23                            ;
; 2 Async. clears                    ; 1                             ;
; 2 Clock enables                    ; 25                            ;
+------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Signals Sourced                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Signals Sourced  (Average = 19.64) ; Number of LABs  (Total = 114) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 4                             ;
; 2                                            ; 5                             ;
; 3                                            ; 1                             ;
; 4                                            ; 1                             ;
; 5                                            ; 0                             ;
; 6                                            ; 1                             ;
; 7                                            ; 0                             ;
; 8                                            ; 0                             ;
; 9                                            ; 0                             ;
; 10                                           ; 1                             ;
; 11                                           ; 0                             ;
; 12                                           ; 1                             ;
; 13                                           ; 0                             ;
; 14                                           ; 2                             ;
; 15                                           ; 1                             ;
; 16                                           ; 4                             ;
; 17                                           ; 4                             ;
; 18                                           ; 15                            ;
; 19                                           ; 9                             ;
; 20                                           ; 7                             ;
; 21                                           ; 11                            ;
; 22                                           ; 8                             ;
; 23                                           ; 6                             ;
; 24                                           ; 5                             ;
; 25                                           ; 7                             ;
; 26                                           ; 4                             ;
; 27                                           ; 7                             ;
; 28                                           ; 1                             ;
; 29                                           ; 2                             ;
; 30                                           ; 4                             ;
; 31                                           ; 1                             ;
; 32                                           ; 2                             ;
+----------------------------------------------+-------------------------------+


+----------------------------------------------------------------------------------+
; LAB Signals Sourced Out                                                          ;
+--------------------------------------------------+-------------------------------+
; Number of Signals Sourced Out  (Average = 10.67) ; Number of LABs  (Total = 114) ;
+--------------------------------------------------+-------------------------------+
; 0                                                ; 0                             ;
; 1                                                ; 11                            ;
; 2                                                ; 2                             ;
; 3                                                ; 0                             ;
; 4                                                ; 1                             ;
; 5                                                ; 3                             ;
; 6                                                ; 1                             ;
; 7                                                ; 5                             ;
; 8                                                ; 6                             ;
; 9                                                ; 11                            ;
; 10                                               ; 15                            ;
; 11                                               ; 12                            ;
; 12                                               ; 5                             ;
; 13                                               ; 10                            ;
; 14                                               ; 9                             ;
; 15                                               ; 2                             ;
; 16                                               ; 11                            ;
; 17                                               ; 3                             ;
; 18                                               ; 4                             ;
; 19                                               ; 1                             ;
; 20                                               ; 0                             ;
; 21                                               ; 0                             ;
; 22                                               ; 0                             ;
; 23                                               ; 1                             ;
; 24                                               ; 0                             ;
; 25                                               ; 1                             ;
+--------------------------------------------------+-------------------------------+


+------------------------------------------------------------------------------+
; LAB Distinct Inputs                                                          ;
+----------------------------------------------+-------------------------------+
; Number of Distinct Inputs  (Average = 22.23) ; Number of LABs  (Total = 114) ;
+----------------------------------------------+-------------------------------+
; 0                                            ; 0                             ;
; 1                                            ; 1                             ;
; 2                                            ; 5                             ;
; 3                                            ; 3                             ;
; 4                                            ; 2                             ;
; 5                                            ; 6                             ;
; 6                                            ; 1                             ;
; 7                                            ; 1                             ;
; 8                                            ; 1                             ;
; 9                                            ; 0                             ;
; 10                                           ; 3                             ;
; 11                                           ; 1                             ;
; 12                                           ; 1                             ;
; 13                                           ; 3                             ;
; 14                                           ; 2                             ;
; 15                                           ; 2                             ;
; 16                                           ; 0                             ;
; 17                                           ; 2                             ;
; 18                                           ; 1                             ;
; 19                                           ; 3                             ;
; 20                                           ; 2                             ;
; 21                                           ; 2                             ;
; 22                                           ; 3                             ;
; 23                                           ; 2                             ;
; 24                                           ; 4                             ;
; 25                                           ; 5                             ;
; 26                                           ; 4                             ;
; 27                                           ; 1                             ;
; 28                                           ; 0                             ;
; 29                                           ; 9                             ;
; 30                                           ; 8                             ;
; 31                                           ; 6                             ;
; 32                                           ; 27                            ;
; 33                                           ; 3                             ;
+----------------------------------------------+-------------------------------+


+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
    Info: Version 5.1 Build 176 10/26/2005 SJ Full Version
    Info: Processing started: Thu Nov 17 16:23:51 2005
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off DE2_Board -c DE2_Board
Info: Selected device EP2C35F672C6 for design "DE2_Board"
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
    Info: Assuming a global fmax requirement of 1 MHz
    Info: Not setting a global tsu requirement
    Info: Not setting a global tco requirement
    Info: Not setting a global tpd requirement
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
    Info: Device EP2C50F672C6 is compatible
    Info: Device EP2C70F672C6 is compatible
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Info: Automatically promoted node CLOCK_50 (placed in PIN N2 (CLK0, LVDSCLK0p, Input))
    Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info: Automatically promoted node altera_internal_jtag~TCKUTAP 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node DE2_Board:inst|DE2_Board_reset_clk_domain_synch_module:DE2_Board_reset_clk_domain_synch|data_out 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node DE2_Board:inst|cpu_0:the_cpu_0|W_rf_wren_a
Info: Automatically promoted node sld_hub:sld_hub_inst|CLRN_SIGNAL 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
Info: Automatically promoted node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state[0] 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~432
        Info: Destination node sld_hub:sld_hub_inst|sld_jtag_state_machine:jtag_state_machine|state~5
Info: Automatically promoted node delay_reset_block:inst3|inst4 
    Info: Automatically promoted destinations to use location or clock signal Global Clock
    Info: Following destination nodes may be non-global or may not use global or regional clocks
        Info: Destination node FL_RST_N
Info: Starting register packing
Info: Performing register packing on registers with non-logic cell location assignments
Info: Completed register packing on registers with non-logic cell location assignments
Info: Started Fast Input/Output/OE register processing
Info: Finished Fast Input/Output/OE register processing
Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
Info: Fitter placement preparation operations beginning
Info: Fitter is using Normal packing mode for logic elements with Auto setting for Auto Packed Registers logic option
Info: Fitter placement preparation operations ending: elapsed time is 00:00:02
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:03
Info: Estimated most critical path is register to register delay of 2.280 ns
    Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LAB_X47_Y17; Fanout = 3; REG Node = 'sld_hub:sld_hub_inst|sld_dffex:IRF_ENA_0|Q[0]'
    Info: 2: + IC(0.658 ns) + CELL(0.438 ns) = 1.096 ns; Loc. = LAB_X46_Y16; Fanout = 1; COMB Node = 'sld_hub:sld_hub_inst|hub_tdo~454'
    Info: 3: + IC(0.290 ns) + CELL(0.275 ns) = 1.661 ns; Loc. = LAB_X46_Y16; Fanout = 1; COMB Node = 'sld_hub:sld_hub_inst|hub_tdo~455'
    Info: 4: + IC(0.127 ns) + CELL(0.408 ns) = 2.196 ns; Loc. = LAB_X46_Y16; Fanout = 1; COMB Node = 'sld_hub:sld_hub_inst|hub_tdo~456'
    Info: 5: + IC(0.000 ns) + CELL(0.084 ns) = 2.280 ns; Loc. = LAB_X46_Y16; Fanout = 2; REG Node = 'sld_hub:sld_hub_inst|hub_tdo'
    Info: Total cell delay = 1.205 ns ( 52.85 % )
    Info: Total interconnect delay = 1.075 ns ( 47.15 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 3% of the available device resources. Peak interconnect usage is 25%
Info: Fitter routing operations ending: elapsed time is 00:00:05
Info: The Fitter performed an Auto Fit compilation.  Optimizations were skipped to reduce compilation time.
    Info: Optimizations that may affect the design's routability were skipped
    Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Timing characteristics of device EP2C35F672C6 are preliminary
Warning: Found 34 output pins without output pin load capacitance assignment
    Warning: Pin "FL_CE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_OE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_WE_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_RST_N" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_ADDR[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Warning: Pin "FL_DQ[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Info: Node DE2_Board:inst|DE2_Board_reset_clk_domain_synch_module:DE2_Board_reset_clk_domain_synch|data_out~clkctrl uses non-global routing resources to route signals to global destination nodes
    Info: Port clear -- assigned as a global for destination node DE2_Board:inst|cpu_0:the_cpu_0|R_wr_dst_reg -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node DE2_Board:inst|cpu_0:the_cpu_0|E_valid -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node DE2_Board:inst|cpu_0:the_cpu_0|R_dst_regnum[1] -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node DE2_Board:inst|cpu_0:the_cpu_0|av_ld_waiting_for_data -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node DE2_Board:inst|cpu_0:the_cpu_0|W_valid -- routed using non-global resources
    Info: Port clear -- assigned as a global for destination node DE2_Board:inst|cpu_0:the_cpu_0|R_dst_regnum[3] -- routed using non-global resources
Info: Following groups of pins have the same output enable
    Info: Following pins have the same output enable: DE2_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|in_a_write_cycle (inverted)
        Info: Type bidirectional pin FL_DQ[7] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[6] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[5] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[4] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[3] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[2] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[1] uses the LVTTL I/O standard
        Info: Type bidirectional pin FL_DQ[0] uses the LVTTL I/O standard
Info: Quartus II Fitter was successful. 0 errors, 36 warnings
    Info: Processing ended: Thu Nov 17 16:24:33 2005
    Info: Elapsed time: 00:00:42


